S912XEG128W1MAA NXP
| Disponibile |
S912XEG128W1MAA NXP
• Capacità di paging per supportare uno spazio di indirizzi di memoria globale di 8 Mbyte
• Arbitrato bus tra i master CPU, BDM e XGATE
• Accessi simultanei a diverse risorse1 (interne, esterne e periferiche) (vedi Figura 3-1 )
• Risoluzione della collisione di accesso al bus di destinazione
• Controllo della modalità di funzionamento dell'MCU
• Controllo di sicurezza MCU
• Schemi di mappe di memoria separati per ogni CPU master, BDM e XGATE
• Bit di controllo ROM per abilitare la selezione FLASH o ROM su chip
• Sostituzione porte registri controllo accessi
• Generazione di reset del sistema quando la CPU accede a un indirizzo non implementato (cioè un indirizzo che non appartiene a nessuno dei moduli on-chip) in modalità single-chip
• Capacità di paging per supportare uno spazio di indirizzi di memoria globale di 8 Mbyte
• Arbitrato bus tra i master CPU, BDM e XGATE
• Accessi simultanei a diverse risorse1 (interne, esterne e periferiche) (vedi Figura 3-1 )
• Risoluzione della collisione di accesso al bus di destinazione
• Controllo della modalità di funzionamento dell'MCU
• Controllo di sicurezza MCU
• Schemi di mappe di memoria separati per ogni CPU master, BDM e XGATE
• Bit di controllo ROM per abilitare la selezione FLASH o ROM su chip
• Sostituzione porte registri controllo accessi
• Generazione di reset del sistema quando la CPU accede a un indirizzo non implementato (cioè un indirizzo che non appartiene a nessuno dei moduli on-chip) in modalità single-chip
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