S912XET256W1MAL NXP
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S912XET256W1MAL NXP
- CPU12X a 16 bit — Compatibile con il set di istruzioni MC9S12 con l'eccezione di cinque istruzioni fuzzy (MEM, WAV, WAVR, REV, REVW) che sono state rimosse — Indirizzamento indicizzato migliorato — Accesso a segmenti di dati di grandi dimensioni indipendenti da PPAGE • INT (modulo di interrupt) — Otto livelli di interrupt nidificati — Assegnazione flessibile delle sorgenti di interrupt a ciascun livello di interrupt. - Interrupt esterno ad alta priorità non mascherabile (XIRQ) - Interrupt interno non mascherabile dell'unità di protezione della memoria ad alta priorità - Fino a 24 pin sulle porte J, H e P configurabili come interrupt sensibili al fronte di salita o discesa - EBI (interfaccia bus esterna) (disponibile solo in package a 208 pin e 144 pin) - Fino a quattro uscite di selezione del chip per selezionare spazi di indirizzamento a 16K, 1M, 2M e fino a 4MByte - Ogni uscita di selezione del chip può essere configurata per completare la transazione su entrambi i timeout di uno dei due generatori di stato di attesa o la deasserzione del segnale EWAIT - MMC (controllo della mappatura del modulo) - DBG (modulo di debug) - Monitoraggio della CPU e/o dei bus XGATE con richieste di breakpoint di tipo tag o di tipo force - Il buffer di traccia circolare a 64 bit acquisisce informazioni sul cambiamento di flusso o sull'accesso alla memoria - BDM (modalità di debug in background) - MPU (unità di protezione della memoria) - 8 regioni di indirizzi definibili per ogni attività attiva del programma - Granularità dell'intervallo di indirizzi a partire da 8 byte - Nessuna scrittura / No Attributi di protezione - Interrupt non mascherabile in caso di violazione dell'accesso - XGATE - Modulo coprocessore I/O programmabile e ad alte prestazioni - Trasferisce i dati da o verso tutte le periferiche e la RAM senza l'intervento della CPU o gli stati di attesa della CPU - Esegue operazioni logiche, di spostamento, aritmetiche e di bit sui dati - Può interrompere il completamento del trasferimento dei segnali della CPU HCS12X - Possibilità di attivazione da qualsiasi modulo hardware e dalla CPU - Due livelli di interrupt per gestire le attività ad alta priorità - Hardware supporto per l'inizializzazione dello stack pointer - OSC_LCP (oscillatore) - Controllo dell'anello a bassa potenza Oscillatore Pierce che utilizza un cristallo da 4MHz a 16MHz - Buona immunità al rumore - Opzione Pierce full-swing che utilizza un cristallo da 2MHz a 40MHz - Transconduttanza dimensionata per un margine di avvio ottimale per i cristalli tipici - IPLL (generazione di clock ad anello ad aggancio di fase a modulazione di frequenza, filtrata internamente)
- Non sono necessari componenti esterni - Opzione configurabile per diffondere lo spettro per ridurre la radiazione EMC (modulazione di frequenza) - CRG (generazione di clock e reset) - Watchdog COP - Interrupt in tempo reale - Monitoraggio dell'orologio - Risveglio rapido da STOP in modalità orologio automatico - Opzioni di memoria - 128K, 256k, 384K, 512K, 768K e 1M byte Flash - EEPROM emulata da 2K, 4K byte - 12K, 16K, 24K, 32K, 48K e 64K byte di RAM - Flash Caratteristiche generali - 64 bit di dati più 8 bit ECC (Error Correction Code) consentono la correzione dei guasti a bit singolo e il rilevamento dei doppi guasti - Cancellazione delle dimensioni del settore 1024 byte - Programma automatizzato e algoritmo di cancellazione - Caratteristiche D-Flash - Fino a 32 Kbyte di memoria D-Flash con 256 byte di settori per l'accesso dell'utente. — Comandi dedicati per controllare l'accesso alla memoria D-Flash tramite il funzionamento EEE. — Correzione dei guasti a bit singolo e rilevamento dei guasti a doppio bit all'interno di una parola durante le operazioni di lettura. — Algoritmo di programmazione e cancellazione automatizzato con verifica e generazione di bit di parità ECC. — Cancellazione rapida del settore e funzionamento del programma word. - Possibilità di programmare fino a quattro parole in una sequenza burst - Funzioni EEPROM emulate - Gestione automatica dei file EEE utilizzando un controller di memoria interno. — Trasferimento automatico dei dati EEE validi dalla memoria D-Flash alla RAM del buffer al ripristino delle file. — Capacità di monitorare il numero di parole RAM buffer relative all'EEE in sospeso rimaste da programmare nella memoria D-Flash. — Possibilità di disabilitare il funzionamento dell'EEE e consentire l'accesso prioritario alla memoria D-Flash. — Possibilità di annullare tutte le operazioni EEE in sospeso e consentire l'accesso prioritario alla memoria D-Flash. - Due convertitori analogico/digitale a 16 canali, 12 bit - Risoluzione 8/10/12 bit - 3μs, 10 bit tempo di conversione singolo - Sinistra/destra, dati dei risultati con segno/senza segno - Capacità di trigger di conversione esterna e interna - Oscillatore interno per la conversione in modalità Stop - Riattivazione da modalità a bassa potenza su > di confronto analogico o <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
- Filtro identificativo flessibile programmabile come 2 x 32 bit, 4 x 16 bit o 8 x 8 bit - Quattro canali di interrupt separati per Rx, Tx, errore e riattivazione - Funzione di riattivazione del filtro passa-basso - Loop-back per il funzionamento dell'autotest - ECT (enhanced capture timer) - 8 canali a 16 bit per l'acquisizione dell'input o il confronto dell'output - Contatore a 16 bit a esecuzione libera con prescaler di precisione a 8 bit - Contatore del modulo di riduzione a 16 bit con prescaler di precisione a 8 bit - Quattro o due Accumulatori di impulsi a 16 bit - TIM (modulo timer standard) - 8 canali a 16 bit per l'acquisizione o il confronto delle uscite - Contatore a 16 bit a corsa libera con prescaler di precisione a 8 bit - 1 accumulatore di impulsi a 16 bit - PIT (timer di interruzione periodica) - Fino a otto timer con periodi di timeout indipendenti - Periodi di timeout selezionabili tra 1 e 224 cicli di clock del bus - Interrupt di timeout e trigger periferici - 8 canali PWM (modulatore di larghezza di impulso) - 8 canali x 8 bit o 4 canali x Modulatore di larghezza di impulso a 16 bit - periodo e ciclo di lavoro programmabili per canale - Uscite allineate al centro o a sinistra - Logica di selezione del clock programmabile con un'ampia gamma di frequenze - Ingresso di arresto di emergenza rapido - Tre moduli di interfaccia periferica seriale (SPI) - Configurabile per dimensioni di dati a 8 o 16 bit - Otto interfacce di comunicazione seriale (SCI) - Formato standard NRZ (Mark/Space Non-return-to-Zero) - Formato IRDA 1.4 selectable return-to-zero inverted (RZI) con larghezze di impulso programmabili - Due Moduli bus inter-IC (IIC) — Funzionamento multi-master — Software programmabile per una delle 256 diverse frequenze di clock seriale — Supporto della modalità broadcast — Supporto dell'indirizzo a 10 bit - Regolatore di tensione su chip — Due regolatori di tensione lineari paralleli con riferimento a banda proibita — Rilevamento di bassa tensione (LVD) con interrupt di bassa tensione (LVI) — Circuito di reset all'accensione (POR) — Funzionamento a 3,3 V e 5 V — Reset a bassa tensione (LVR)
- Timer di riattivazione (API) a bassa potenza - Disponibile in tutte le modalità, compresa la modalità Full Stop - Tagliabile con una precisione di +-5% - I periodi di timeout vanno da 0,2 ms a ~13 s con una risoluzione di 0,2 ms - Input/Output - Fino a 152 pin di input/output (I/O) per uso generico più 2 pin di solo input - Isteresi e dispositivo di pull up/pull down configurabile su tutti i pin di ingresso - Potenza dell'azionamento configurabile su tutti i pin di uscita - Opzioni del pacchetto - MAPBGA a 208 pin - Quad flat-pack a basso profilo a 144 pin (LQFP) - Low-profile a 112 pin quad flat-pack (LQFP) — Quad flat-pack (QFP) a 80 pin • Frequenza massima del bus CPU di 50 MHz, frequenza massima del bus XGATE di 100 MHz
- CPU12X a 16 bit — Compatibile con il set di istruzioni MC9S12 con l'eccezione di cinque istruzioni fuzzy (MEM, WAV, WAVR, REV, REVW) che sono state rimosse — Indirizzamento indicizzato migliorato — Accesso a segmenti di dati di grandi dimensioni indipendenti da PPAGE • INT (modulo di interrupt) — Otto livelli di interrupt nidificati — Assegnazione flessibile delle sorgenti di interrupt a ciascun livello di interrupt. - Interrupt esterno ad alta priorità non mascherabile (XIRQ) - Interrupt interno non mascherabile dell'unità di protezione della memoria ad alta priorità - Fino a 24 pin sulle porte J, H e P configurabili come interrupt sensibili al fronte di salita o discesa - EBI (interfaccia bus esterna) (disponibile solo in package a 208 pin e 144 pin) - Fino a quattro uscite di selezione del chip per selezionare spazi di indirizzamento a 16K, 1M, 2M e fino a 4MByte - Ogni uscita di selezione del chip può essere configurata per completare la transazione su entrambi i timeout di uno dei due generatori di stato di attesa o la deasserzione del segnale EWAIT - MMC (controllo della mappatura del modulo) - DBG (modulo di debug) - Monitoraggio della CPU e/o dei bus XGATE con richieste di breakpoint di tipo tag o di tipo force - Il buffer di traccia circolare a 64 bit acquisisce informazioni sul cambiamento di flusso o sull'accesso alla memoria - BDM (modalità di debug in background) - MPU (unità di protezione della memoria) - 8 regioni di indirizzi definibili per ogni attività attiva del programma - Granularità dell'intervallo di indirizzi a partire da 8 byte - Nessuna scrittura / No Attributi di protezione - Interrupt non mascherabile in caso di violazione dell'accesso - XGATE - Modulo coprocessore I/O programmabile e ad alte prestazioni - Trasferisce i dati da o verso tutte le periferiche e la RAM senza l'intervento della CPU o gli stati di attesa della CPU - Esegue operazioni logiche, di spostamento, aritmetiche e di bit sui dati - Può interrompere il completamento del trasferimento dei segnali della CPU HCS12X - Possibilità di attivazione da qualsiasi modulo hardware e dalla CPU - Due livelli di interrupt per gestire le attività ad alta priorità - Hardware supporto per l'inizializzazione dello stack pointer - OSC_LCP (oscillatore) - Controllo dell'anello a bassa potenza Oscillatore Pierce che utilizza un cristallo da 4MHz a 16MHz - Buona immunità al rumore - Opzione Pierce full-swing che utilizza un cristallo da 2MHz a 40MHz - Transconduttanza dimensionata per un margine di avvio ottimale per i cristalli tipici - IPLL (generazione di clock ad anello ad aggancio di fase a modulazione di frequenza, filtrata internamente)
- Non sono necessari componenti esterni - Opzione configurabile per diffondere lo spettro per ridurre la radiazione EMC (modulazione di frequenza) - CRG (generazione di clock e reset) - Watchdog COP - Interrupt in tempo reale - Monitoraggio dell'orologio - Risveglio rapido da STOP in modalità orologio automatico - Opzioni di memoria - 128K, 256k, 384K, 512K, 768K e 1M byte Flash - EEPROM emulata da 2K, 4K byte - 12K, 16K, 24K, 32K, 48K e 64K byte di RAM - Flash Caratteristiche generali - 64 bit di dati più 8 bit ECC (Error Correction Code) consentono la correzione dei guasti a bit singolo e il rilevamento dei doppi guasti - Cancellazione delle dimensioni del settore 1024 byte - Programma automatizzato e algoritmo di cancellazione - Caratteristiche D-Flash - Fino a 32 Kbyte di memoria D-Flash con 256 byte di settori per l'accesso dell'utente. — Comandi dedicati per controllare l'accesso alla memoria D-Flash tramite il funzionamento EEE. — Correzione dei guasti a bit singolo e rilevamento dei guasti a doppio bit all'interno di una parola durante le operazioni di lettura. — Algoritmo di programmazione e cancellazione automatizzato con verifica e generazione di bit di parità ECC. — Cancellazione rapida del settore e funzionamento del programma word. - Possibilità di programmare fino a quattro parole in una sequenza burst - Funzioni EEPROM emulate - Gestione automatica dei file EEE utilizzando un controller di memoria interno. — Trasferimento automatico dei dati EEE validi dalla memoria D-Flash alla RAM del buffer al ripristino delle file. — Capacità di monitorare il numero di parole RAM buffer relative all'EEE in sospeso rimaste da programmare nella memoria D-Flash. — Possibilità di disabilitare il funzionamento dell'EEE e consentire l'accesso prioritario alla memoria D-Flash. — Possibilità di annullare tutte le operazioni EEE in sospeso e consentire l'accesso prioritario alla memoria D-Flash. - Due convertitori analogico/digitale a 16 canali, 12 bit - Risoluzione 8/10/12 bit - 3μs, 10 bit tempo di conversione singolo - Sinistra/destra, dati dei risultati con segno/senza segno - Capacità di trigger di conversione esterna e interna - Oscillatore interno per la conversione in modalità Stop - Riattivazione da modalità a bassa potenza su > di confronto analogico o <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
- Filtro identificativo flessibile programmabile come 2 x 32 bit, 4 x 16 bit o 8 x 8 bit - Quattro canali di interrupt separati per Rx, Tx, errore e riattivazione - Funzione di riattivazione del filtro passa-basso - Loop-back per il funzionamento dell'autotest - ECT (enhanced capture timer) - 8 canali a 16 bit per l'acquisizione dell'input o il confronto dell'output - Contatore a 16 bit a esecuzione libera con prescaler di precisione a 8 bit - Contatore del modulo di riduzione a 16 bit con prescaler di precisione a 8 bit - Quattro o due Accumulatori di impulsi a 16 bit - TIM (modulo timer standard) - 8 canali a 16 bit per l'acquisizione o il confronto delle uscite - Contatore a 16 bit a corsa libera con prescaler di precisione a 8 bit - 1 accumulatore di impulsi a 16 bit - PIT (timer di interruzione periodica) - Fino a otto timer con periodi di timeout indipendenti - Periodi di timeout selezionabili tra 1 e 224 cicli di clock del bus - Interrupt di timeout e trigger periferici - 8 canali PWM (modulatore di larghezza di impulso) - 8 canali x 8 bit o 4 canali x Modulatore di larghezza di impulso a 16 bit - periodo e ciclo di lavoro programmabili per canale - Uscite allineate al centro o a sinistra - Logica di selezione del clock programmabile con un'ampia gamma di frequenze - Ingresso di arresto di emergenza rapido - Tre moduli di interfaccia periferica seriale (SPI) - Configurabile per dimensioni di dati a 8 o 16 bit - Otto interfacce di comunicazione seriale (SCI) - Formato standard NRZ (Mark/Space Non-return-to-Zero) - Formato IRDA 1.4 selectable return-to-zero inverted (RZI) con larghezze di impulso programmabili - Due Moduli bus inter-IC (IIC) — Funzionamento multi-master — Software programmabile per una delle 256 diverse frequenze di clock seriale — Supporto della modalità broadcast — Supporto dell'indirizzo a 10 bit - Regolatore di tensione su chip — Due regolatori di tensione lineari paralleli con riferimento a banda proibita — Rilevamento di bassa tensione (LVD) con interrupt di bassa tensione (LVI) — Circuito di reset all'accensione (POR) — Funzionamento a 3,3 V e 5 V — Reset a bassa tensione (LVR)
- Timer di riattivazione (API) a bassa potenza - Disponibile in tutte le modalità, compresa la modalità Full Stop - Tagliabile con una precisione di +-5% - I periodi di timeout vanno da 0,2 ms a ~13 s con una risoluzione di 0,2 ms - Input/Output - Fino a 152 pin di input/output (I/O) per uso generico più 2 pin di solo input - Isteresi e dispositivo di pull up/pull down configurabile su tutti i pin di ingresso - Potenza dell'azionamento configurabile su tutti i pin di uscita - Opzioni del pacchetto - MAPBGA a 208 pin - Quad flat-pack a basso profilo a 144 pin (LQFP) - Low-profile a 112 pin quad flat-pack (LQFP) — Quad flat-pack (QFP) a 80 pin • Frequenza massima del bus CPU di 50 MHz, frequenza massima del bus XGATE di 100 MHz
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