SPC5634MF2MLQ80 NXP
Disponibile
SPC5634MF2MLQ80 NXP
- Parametri operativi - Funzionamento completamente statico, 0 MHz - 80 MHz (più 2% di modulazione di frequenza - 82 MHz) - Intervallo di funzionamento della temperatura di giunzione da -40 °C a 150 °C - Design a bassa potenza - Dissipazione di potenza inferiore a 400 mW (nominale) - Progettato per la gestione dinamica dell'alimentazione del core e delle periferiche - Clock gating delle periferiche controllato da software - Modalità di arresto a bassa potenza, con tutti i clock fermi - Fabbricato in processo a 90 nm - Logica interna a 1,2 V - Alimentazione singola con 5,0 V 5% ( da 4,5 V a 5,25 V) con regolatore interno per fornire 3,3 V e 1,2 V per il core — Pin di ingresso e uscita con intervallo 5,0 V 5% (da 4,5 V a 5,25 V) – 35%/65% Livelli di commutazione CMOS VDDE (con isteresi) – Isteresi selezionabile – Controllo della velocità di variazione selezionabile – Pin Nexus alimentati da alimentazione a 3,3 V – Progettato con tecniche di riduzione EMI – Loop ad aggancio di fase – Modulazione di frequenza della frequenza di clock del sistema – Capacità di bypass su chip – Velocità di risposta selezionabile e Potenza dell'unità - Processore core e200z335 ad alte prestazioni - Modello del programmatore Power Architecture Book E a 32 bit - Miglioramenti della codifica a lunghezza variabile - Consente di codificare opzionalmente il set di istruzioni Power Architecture in istruzioni miste a 16 e 32 bit - Produce una dimensione del codice più piccola - CPU a problema singolo, conforme alla tecnologia Power Architecture a 32 bit - Esecuzione e ritiro in ordine - Gestione precisa delle eccezioni - Unità di elaborazione del ramo - Sommatore di calcolo dell'indirizzo del ramo dedicato - Ramo accelerazione tramite Branch Lookahead Instruction Buffer — Unità di caricamento/archiviazione - Latenza di caricamento a ciclo singolo - Completamente pipelined - Supporto Big e Little Endian - Supporto per accesso disallineato - Bolle di pipeline a zero load-to-use - Trentadue registri generici (GPR) a 64 bit - Unità di gestione della memoria (MMU) con buffer look-aside di traduzione completamente associativo (TLB) a 16 voci - Bus di istruzioni separato e bus di caricamento/archiviazione - Supporto di interrupt vettoriale - Latenza di interrupt < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
- Parametri operativi - Funzionamento completamente statico, 0 MHz - 80 MHz (più 2% di modulazione di frequenza - 82 MHz) - Intervallo di funzionamento della temperatura di giunzione da -40 °C a 150 °C - Design a bassa potenza - Dissipazione di potenza inferiore a 400 mW (nominale) - Progettato per la gestione dinamica dell'alimentazione del core e delle periferiche - Clock gating delle periferiche controllato da software - Modalità di arresto a bassa potenza, con tutti i clock fermi - Fabbricato in processo a 90 nm - Logica interna a 1,2 V - Alimentazione singola con 5,0 V 5% ( da 4,5 V a 5,25 V) con regolatore interno per fornire 3,3 V e 1,2 V per il core — Pin di ingresso e uscita con intervallo 5,0 V 5% (da 4,5 V a 5,25 V) – 35%/65% Livelli di commutazione CMOS VDDE (con isteresi) – Isteresi selezionabile – Controllo della velocità di variazione selezionabile – Pin Nexus alimentati da alimentazione a 3,3 V – Progettato con tecniche di riduzione EMI – Loop ad aggancio di fase – Modulazione di frequenza della frequenza di clock del sistema – Capacità di bypass su chip – Velocità di risposta selezionabile e Potenza dell'unità - Processore core e200z335 ad alte prestazioni - Modello del programmatore Power Architecture Book E a 32 bit - Miglioramenti della codifica a lunghezza variabile - Consente di codificare opzionalmente il set di istruzioni Power Architecture in istruzioni miste a 16 e 32 bit - Produce una dimensione del codice più piccola - CPU a problema singolo, conforme alla tecnologia Power Architecture a 32 bit - Esecuzione e ritiro in ordine - Gestione precisa delle eccezioni - Unità di elaborazione del ramo - Sommatore di calcolo dell'indirizzo del ramo dedicato - Ramo accelerazione tramite Branch Lookahead Instruction Buffer — Unità di caricamento/archiviazione - Latenza di caricamento a ciclo singolo - Completamente pipelined - Supporto Big e Little Endian - Supporto per accesso disallineato - Bolle di pipeline a zero load-to-use - Trentadue registri generici (GPR) a 64 bit - Unità di gestione della memoria (MMU) con buffer look-aside di traduzione completamente associativo (TLB) a 16 voci - Bus di istruzioni separato e bus di caricamento/archiviazione - Supporto di interrupt vettoriale - Latenza di interrupt < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
Assicurati che le tue informazioni di contatto siano corrette. La tua messaggio sarà direttamente al destinatario o ai destinatari e non essere esposto pubblicamente. Non distribuiremo o venderemo mai il tuo personale informazioni a terzi senza il tuo esplicito permesso.
