SPC5746CSK1AMKU6 NXP
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SPC5746CSK1AMKU6 NXP
- 1 × 160 MHz Power Architecture® e200z4 CPU a 32 bit a doppia emissione - Operazioni in virgola mobile a precisione singola - 8 KB di cache di istruzioni e 4 KB di cache di dati - Codifica a lunghezza variabile (VLE) per miglioramenti significativi della densità del codice - 1 x 80 MHz Power Architecture® e200z2 CPU a 32 bit a problema singolo - Utilizzo della codifica a lunghezza variabile (VLE) per una significativa riduzione dell'ingombro del codice - ECC end-to-end - Tutti i bus master, ad esempio, i core generano un singolo codice SECDED (Error Correction Double) per ogni transazione bus - SECDED copre dati a 64 bit e indirizzo a 29 bit - Interfacce di memoria - 3 MB di memoria flash su chip supportata con il controller di memoria flash - 3 buffer di pagina di memoria flash (controller di memoria flash a 3 porte) - SRAM su chip da 384 KB su tre porte RAM - Interfacce di clock - Cristallo esterno da 8-40 MHz (FXOSC) - IRC a 16 MHz (FIRC) - IRC a 128 KHz (SIRC) - 32 KHz cristallo esterno (SXOSC) - Unità di monitoraggio del clock (CMU) - Circuito ad aggancio di fase modulato in frequenza (FMPLL) - Contatore in tempo reale (RTC) - Unità di protezione della memoria di sistema (SMPU) con un massimo di 32 descrittori di regione e granularità di regione di 16 byte - 16 semafori per gestire l'accesso alle risorse condivise - Controller di interrupt (INTC) in grado di instradare gli interrupt a qualsiasi CPU - Architettura di commutazione a barra trasversale per l'accesso simultaneo alle periferiche, memoria flash e RAM da più bus master
- 1 × 160 MHz Power Architecture® e200z4 CPU a 32 bit a doppia emissione - Operazioni in virgola mobile a precisione singola - 8 KB di cache di istruzioni e 4 KB di cache di dati - Codifica a lunghezza variabile (VLE) per miglioramenti significativi della densità del codice - 1 x 80 MHz Power Architecture® e200z2 CPU a 32 bit a problema singolo - Utilizzo della codifica a lunghezza variabile (VLE) per una significativa riduzione dell'ingombro del codice - ECC end-to-end - Tutti i bus master, ad esempio, i core generano un singolo codice SECDED (Error Correction Double) per ogni transazione bus - SECDED copre dati a 64 bit e indirizzo a 29 bit - Interfacce di memoria - 3 MB di memoria flash su chip supportata con il controller di memoria flash - 3 buffer di pagina di memoria flash (controller di memoria flash a 3 porte) - SRAM su chip da 384 KB su tre porte RAM - Interfacce di clock - Cristallo esterno da 8-40 MHz (FXOSC) - IRC a 16 MHz (FIRC) - IRC a 128 KHz (SIRC) - 32 KHz cristallo esterno (SXOSC) - Unità di monitoraggio del clock (CMU) - Circuito ad aggancio di fase modulato in frequenza (FMPLL) - Contatore in tempo reale (RTC) - Unità di protezione della memoria di sistema (SMPU) con un massimo di 32 descrittori di regione e granularità di regione di 16 byte - 16 semafori per gestire l'accesso alle risorse condivise - Controller di interrupt (INTC) in grado di instradare gli interrupt a qualsiasi CPU - Architettura di commutazione a barra trasversale per l'accesso simultaneo alle periferiche, memoria flash e RAM da più bus master
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