MCIMX6QP6AVT1AB NXP
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MCIMX6QP6AVT1AB NXP
• Processore Arm Cortex-A9 MPCore 4xCPU (con TrustZone®) • La configurazione del core è simmetrica, dove ogni core include: — 32 KByte L1 Instruction Cache — 32 KByte L1 Data Cache
- Timer privato e watchdog - Coprocessore Cortex-A9 NEON MPE (Media Processing Engine) Il complesso Arm Cortex-A9 MPCore include: - General Interrupt Controller (GIC) con supporto per 128 interrupt - Timer globale - Unità di controllo Snoop (SCU) - 1 MB di cache I/D L2 unificata, condivisa da due/quattro core - Due interfacce bus Master AXI (64 bit) in uscita dalla cache L2 - Frequenza del core (inclusa la cache Neon e L1) come da Tabella 6. • Coprocessore NEON MPE — Architettura di elaborazione multimediale SIMD — File di registro NEON con registri generici a 32x64 bit — Pipeline di esecuzione intera NEON (ALU, Shift, MAC) — Pipeline di esecuzione NEON dual, a virgola mobile a precisione singola (FADD, FMUL) — NEON load/store e pipeline di permutazione Il sistema di memoria a livello SoC è costituito dai seguenti componenti aggiuntivi: • ROM di avvio, inclusa HAB (96 KB) • RAM multimediale / condivisa, ad accesso rapido (OCRAM, 512 KB) • RAM sicura/non protetta (16 KB) • Interfacce di memoria esterna: — 16 bit, 32 bit e 64 bit DDR3-1066, DDR3L-1066 e 1/2 LPDDR2-800 canali, che supportano la modalità di interfoliazione DDR, per dual x32 LPDDR2 — 8-bit NAND-Flash, incluso il supporto per Raw MLC/SLC, 2 KB, 4 KB e 8 KB di dimensioni pagina, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ e altri. BCH ECC fino a 40 bit. — Flash NOR a 16/32 bit. Tutti i pin EIMv2 sono multiplexati su altre interfacce. — PSRAM a 16/32 bit, RAM cellulare Ogni processore 6DualPlus/6QuadPlus i.MX abilita le seguenti interfacce per i dispositivi esterni (alcune di esse sono multiplexate e non disponibili contemporaneamente): • Unità disco rigido: SATA II, 3,0 Gbps • Display: per un totale di cinque interfacce disponibili. La frequenza totale dei pixel grezzi di tutte le interfacce è fino a 450 Mpixel/sec, 24 bpp. In parallelo possono essere attive fino a quattro interfacce. — Una porta video parallela a 24 bit, fino a 225 Mpixel/sec (ad esempio, WUXGA a 60 Hz o doppia HD1080 e WXGA a 60 Hz) — Porte seriali LVDS: una porta fino a 170 Mpixel/sec (ad esempio, WUXGA a 60 Hz) o due porte fino a 85 MP/sec ciascuna — Porta HDMI 1.4 — MIPI/DSI, due corsie a 1 Gbps
- Porta telecamera parallela (fino a 20 bit e fino a 240 MHz di picco) - Porta telecamera seriale MIPI CSI-2, che supporta fino a 1000 Mbps/corsia in modalità 1/2/3 corsie e fino a 800 Mbps/corsia in modalità 4 corsie. Il core del ricevitore CSI-2 può gestire una corsia di clock e fino a quattro corsie dati. Ogni processore i.MX 6DualPlus/6QuadPlus ha quattro corsie. • Schede di espansione: — Quattro porte per schede MMC/SD/SDIO che supportano: – Specifiche della modalità di trasferimento a 1 bit o 4 bit per schede SD e SDIO fino alla modalità UHS-I SDR-104 (104 MB/s max) – Specifiche della modalità di trasferimento a 1 bit, 4 bit o 8 bit per schede MMC fino a 52 MHz in modalità SDR e DDR (104 MB/s max) • USB: — Un OTG USB 2.0 ad alta velocità (HS) (fino a 480 Mbps), con PHY USB HS integrato — Tre host USB 2.0 (480 Mbps): - Un host HS con PHY ad alta velocità integrato - Due host HS con PHY USB HS-Chip (High Speed Inter-Chip) (HS-IC) integrato - Porta PCI Express di espansione (PCIe) v2.0 a una corsia - PCI Express (Gen 2.0) dual mode complex, supporto delle operazioni complesse Root e delle operazioni Endpoint. Utilizza la configurazione PHY x1. - IP e interfacce varie: - Blocco SSI in grado di supportare frequenze di campionamento audio fino a 192 kHz ingressi e uscite stereo con modalità I2 S - ESAI è in grado di supportare frequenze di campionamento audio fino a 260 kHz in modalità I2S con 7.1 uscite multicanale - Cinque UART, fino a 5,0 Mbps ciascuno: - Fornisce un'interfaccia RS232 - Supporta la modalità multidrop RS485 a 9 bit - Uno dei cinque UART (UART1) supporta 8 fili mentre gli altri quattro supportano 4- filo. Ciò è dovuto alla limitazione IOMUX del SoC, perché tutti gli IP UART sono identici. — Cinque eCSPI (CSPI avanzato) — Tre I2C, con supporto a 400 kbps — Controller Gigabit Ethernet (compatibile con IEEE1588), 10/100/10001 Mbps — Quattro modulatori di larghezza di impulso (PWM) — Controller JTAG di sistema (SJC) — GPIO con funzionalità di interrupt — Porta tastiera 8x8 (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx e Tx — Due Controller Area Network (FlexCAN), 1 Mbps ciascuno
- Due timer Watchdog (WDOG) - Audio MUX (AUDMUX) - MLB (MediaLB) fornisce l'interfaccia per la maggior parte delle reti (150 Mbps) I processori i.MX 6DualPlus/6QuadPlus integrano unità e controller avanzati di gestione dell'alimentazione: - Forniscono PMU, comprese le forniture LDO, per le risorse su chip - Utilizzano il sensore di temperatura per monitorare la temperatura del die - Supportano le tecniche DVFS per le modalità a basso consumo - Utilizzano la conservazione dello stato del software e il controllo dell'alimentazione per Arm e MPE - Supportano vari livelli di modalità di alimentazione del sistema - Utilizzo Schema flessibile di controllo del clock gating I processori i.MX 6DualPlus/6QuadPlus utilizzano acceleratori hardware dedicati per soddisfare le prestazioni multimediali previste. L'uso di acceleratori hardware è un fattore chiave per ottenere prestazioni elevate a basso consumo energetico, pur avendo il core della CPU relativamente libero per l'esecuzione di altre attività. I processori i.MX 6DualPlus/6QuadPlus incorporano i seguenti acceleratori hardware: • VPU: unità di elaborazione video • IPUv3H: unità di elaborazione immagini versione 3H (2 IPU) • GPU3Dv6: unità di elaborazione grafica 3D (OpenGL ES 3.0) versione 6 • GPU2Dv3: unità di elaborazione grafica 2D (BitBlt) versione 3 • GPUVG: unità di elaborazione grafica OpenVG 1.1 • 4 x PRE: motore di prelettura e risoluzione • 2 x PRG: guarnizione di precaricamento e risoluzione • ASRC: convertitore di frequenza di campionamento asincrono Le funzioni di sicurezza sono abilitate e accelerate da il seguente hardware: • Arm TrustZone, inclusa l'architettura TZ (separazione degli interrupt, mappatura della memoria, ecc.) • SJC—Controller JTAG di sistema. Protezione di JTAG dagli attacchi alle porte di debug regolando o bloccando l'accesso alle funzionalità di debug del sistema. • CAAM: modulo di accelerazione e garanzia crittografica, contenente 16 KB di RAM sicura e generatore di numeri veri e pseudo casuali (certificato NIST) • SNVS: archiviazione sicura non volatile, incluso l'orologio in tempo reale sicuro • CSU: unità di sicurezza centrale. Miglioramento per il modulo di identificazione IC (IIM). Verrà configurato durante l'avvio e da eFUSE e determinerà la modalità operativa del livello di sicurezza e la politica TZ. • A-HAB - Advanced High Assurance Boot - HABv4 con i nuovi miglioramenti incorporati: SHA-256, chiave RSA a 2048 bit, meccanismo di controllo della versione, avvio a caldo, CSU e inizializzazione TZ
• Processore Arm Cortex-A9 MPCore 4xCPU (con TrustZone®) • La configurazione del core è simmetrica, dove ogni core include: — 32 KByte L1 Instruction Cache — 32 KByte L1 Data Cache
- Timer privato e watchdog - Coprocessore Cortex-A9 NEON MPE (Media Processing Engine) Il complesso Arm Cortex-A9 MPCore include: - General Interrupt Controller (GIC) con supporto per 128 interrupt - Timer globale - Unità di controllo Snoop (SCU) - 1 MB di cache I/D L2 unificata, condivisa da due/quattro core - Due interfacce bus Master AXI (64 bit) in uscita dalla cache L2 - Frequenza del core (inclusa la cache Neon e L1) come da Tabella 6. • Coprocessore NEON MPE — Architettura di elaborazione multimediale SIMD — File di registro NEON con registri generici a 32x64 bit — Pipeline di esecuzione intera NEON (ALU, Shift, MAC) — Pipeline di esecuzione NEON dual, a virgola mobile a precisione singola (FADD, FMUL) — NEON load/store e pipeline di permutazione Il sistema di memoria a livello SoC è costituito dai seguenti componenti aggiuntivi: • ROM di avvio, inclusa HAB (96 KB) • RAM multimediale / condivisa, ad accesso rapido (OCRAM, 512 KB) • RAM sicura/non protetta (16 KB) • Interfacce di memoria esterna: — 16 bit, 32 bit e 64 bit DDR3-1066, DDR3L-1066 e 1/2 LPDDR2-800 canali, che supportano la modalità di interfoliazione DDR, per dual x32 LPDDR2 — 8-bit NAND-Flash, incluso il supporto per Raw MLC/SLC, 2 KB, 4 KB e 8 KB di dimensioni pagina, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ e altri. BCH ECC fino a 40 bit. — Flash NOR a 16/32 bit. Tutti i pin EIMv2 sono multiplexati su altre interfacce. — PSRAM a 16/32 bit, RAM cellulare Ogni processore 6DualPlus/6QuadPlus i.MX abilita le seguenti interfacce per i dispositivi esterni (alcune di esse sono multiplexate e non disponibili contemporaneamente): • Unità disco rigido: SATA II, 3,0 Gbps • Display: per un totale di cinque interfacce disponibili. La frequenza totale dei pixel grezzi di tutte le interfacce è fino a 450 Mpixel/sec, 24 bpp. In parallelo possono essere attive fino a quattro interfacce. — Una porta video parallela a 24 bit, fino a 225 Mpixel/sec (ad esempio, WUXGA a 60 Hz o doppia HD1080 e WXGA a 60 Hz) — Porte seriali LVDS: una porta fino a 170 Mpixel/sec (ad esempio, WUXGA a 60 Hz) o due porte fino a 85 MP/sec ciascuna — Porta HDMI 1.4 — MIPI/DSI, due corsie a 1 Gbps
- Porta telecamera parallela (fino a 20 bit e fino a 240 MHz di picco) - Porta telecamera seriale MIPI CSI-2, che supporta fino a 1000 Mbps/corsia in modalità 1/2/3 corsie e fino a 800 Mbps/corsia in modalità 4 corsie. Il core del ricevitore CSI-2 può gestire una corsia di clock e fino a quattro corsie dati. Ogni processore i.MX 6DualPlus/6QuadPlus ha quattro corsie. • Schede di espansione: — Quattro porte per schede MMC/SD/SDIO che supportano: – Specifiche della modalità di trasferimento a 1 bit o 4 bit per schede SD e SDIO fino alla modalità UHS-I SDR-104 (104 MB/s max) – Specifiche della modalità di trasferimento a 1 bit, 4 bit o 8 bit per schede MMC fino a 52 MHz in modalità SDR e DDR (104 MB/s max) • USB: — Un OTG USB 2.0 ad alta velocità (HS) (fino a 480 Mbps), con PHY USB HS integrato — Tre host USB 2.0 (480 Mbps): - Un host HS con PHY ad alta velocità integrato - Due host HS con PHY USB HS-Chip (High Speed Inter-Chip) (HS-IC) integrato - Porta PCI Express di espansione (PCIe) v2.0 a una corsia - PCI Express (Gen 2.0) dual mode complex, supporto delle operazioni complesse Root e delle operazioni Endpoint. Utilizza la configurazione PHY x1. - IP e interfacce varie: - Blocco SSI in grado di supportare frequenze di campionamento audio fino a 192 kHz ingressi e uscite stereo con modalità I2 S - ESAI è in grado di supportare frequenze di campionamento audio fino a 260 kHz in modalità I2S con 7.1 uscite multicanale - Cinque UART, fino a 5,0 Mbps ciascuno: - Fornisce un'interfaccia RS232 - Supporta la modalità multidrop RS485 a 9 bit - Uno dei cinque UART (UART1) supporta 8 fili mentre gli altri quattro supportano 4- filo. Ciò è dovuto alla limitazione IOMUX del SoC, perché tutti gli IP UART sono identici. — Cinque eCSPI (CSPI avanzato) — Tre I2C, con supporto a 400 kbps — Controller Gigabit Ethernet (compatibile con IEEE1588), 10/100/10001 Mbps — Quattro modulatori di larghezza di impulso (PWM) — Controller JTAG di sistema (SJC) — GPIO con funzionalità di interrupt — Porta tastiera 8x8 (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx e Tx — Due Controller Area Network (FlexCAN), 1 Mbps ciascuno
- Due timer Watchdog (WDOG) - Audio MUX (AUDMUX) - MLB (MediaLB) fornisce l'interfaccia per la maggior parte delle reti (150 Mbps) I processori i.MX 6DualPlus/6QuadPlus integrano unità e controller avanzati di gestione dell'alimentazione: - Forniscono PMU, comprese le forniture LDO, per le risorse su chip - Utilizzano il sensore di temperatura per monitorare la temperatura del die - Supportano le tecniche DVFS per le modalità a basso consumo - Utilizzano la conservazione dello stato del software e il controllo dell'alimentazione per Arm e MPE - Supportano vari livelli di modalità di alimentazione del sistema - Utilizzo Schema flessibile di controllo del clock gating I processori i.MX 6DualPlus/6QuadPlus utilizzano acceleratori hardware dedicati per soddisfare le prestazioni multimediali previste. L'uso di acceleratori hardware è un fattore chiave per ottenere prestazioni elevate a basso consumo energetico, pur avendo il core della CPU relativamente libero per l'esecuzione di altre attività. I processori i.MX 6DualPlus/6QuadPlus incorporano i seguenti acceleratori hardware: • VPU: unità di elaborazione video • IPUv3H: unità di elaborazione immagini versione 3H (2 IPU) • GPU3Dv6: unità di elaborazione grafica 3D (OpenGL ES 3.0) versione 6 • GPU2Dv3: unità di elaborazione grafica 2D (BitBlt) versione 3 • GPUVG: unità di elaborazione grafica OpenVG 1.1 • 4 x PRE: motore di prelettura e risoluzione • 2 x PRG: guarnizione di precaricamento e risoluzione • ASRC: convertitore di frequenza di campionamento asincrono Le funzioni di sicurezza sono abilitate e accelerate da il seguente hardware: • Arm TrustZone, inclusa l'architettura TZ (separazione degli interrupt, mappatura della memoria, ecc.) • SJC—Controller JTAG di sistema. Protezione di JTAG dagli attacchi alle porte di debug regolando o bloccando l'accesso alle funzionalità di debug del sistema. • CAAM: modulo di accelerazione e garanzia crittografica, contenente 16 KB di RAM sicura e generatore di numeri veri e pseudo casuali (certificato NIST) • SNVS: archiviazione sicura non volatile, incluso l'orologio in tempo reale sicuro • CSU: unità di sicurezza centrale. Miglioramento per il modulo di identificazione IC (IIM). Verrà configurato durante l'avvio e da eFUSE e determinerà la modalità operativa del livello di sicurezza e la politica TZ. • A-HAB - Advanced High Assurance Boot - HABv4 con i nuovi miglioramenti incorporati: SHA-256, chiave RSA a 2048 bit, meccanismo di controllo della versione, avvio a caldo, CSU e inizializzazione TZ
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